TD Physique - Logique combinatoire

Depuis les années 80-90, la quasi-totalité des circuits numériques est fabriquée en technologie dite CMOS (cf. prochaines CM et PC), dont l'élément constitutif est le transistor MOS. Grossièrement, en chargeant la capacité de grille d'un transistor MOS, on lui permet de délivrer un courant qui va lui-même charger les capacités de grille d'autres transistors à travers des interconnexions capacitives et résistives. On a donc affaire à des constantes de temps de type CV/I et RC. Le calcul des délais au sein de circuits réels nécessite l'utilisation de simulateurs complexes et consommateurs de puissance de calcul. Mais on s'intéresse ici à des circuits de taille minime (dizaines de portes), pour lesquels on ne retiendra que les deux contributions suivantes aux délais :

Une contribution majoritaire, intrinsèque à chaque porte : c'est une sorte de temps d'activation, qui résulte des capacités intrinsèques de la porte ainsi que de sa structure en transistors. L'unité de temps adoptée sera le temps d'activation de l'inverseur standard. Pour les technologies actuelles les plus agressives, cela représente quelques picosecondes (10-12 s). La figure ci-dessous présente une bibliothèque de différentes portes élémentaires, avec leur temps d'activation respectifs.

Proposer un circuit combinatoire calculant le XNOR à partir de portes élémentaires autres que XOR ou XNOR. Le XNOR, opérateur complémentaire du XOR, révèle l'égalité entre 2 variables binaires. Commencer par établir et traduire directement la FND, puis chercher à optimiser le délai en utilisant les portes les plus rapides, si possible la porte NAND. Procéder par transformation algébrique ou, de façon équivalente, par " jeu de bulles " (cf. CM2).