Technologie des puces

Technologie
Alain GUYOT
Guyot@imag.fr
http://tima
Techniques de l'Informatique et de la Microélectronique
technologie 31
Schéma électrique
But de cette leçon
Montrer les liens entre 3 niveaux:
dessin symbolique
2- Masque dessinés (étape ultime conception)
3- Circuit fabriqué (technologie)
Conception
Dessin des masques
Les fondeurs de Silicium imposent des
Règles de Conception
1- Règles de Dessin des masques
Fabrication des masques
2- Règles électriques
opérations technologiques
Technologie
est le dessin des masques
circuit fabriqué
technologie 32
Cristal de silicium pur
électrons de
valence
Synthèse: Jean Louis Noulet INSA
technologie 33
Cristal de silicium pur
électrons de
valence
technologie 34
Silicium dopé N
électron délogé
par l'agitation
Phosphore
pentavalent
technologie 35
Silicium dopé P
trivalent
1 pour 1000 à 1 000 000 Si
technologie 36
Jonction pn
silicium
électron
Zone dépourvue de
mobile
charges mobiles
technologie 37
MOS: Métal/Oxyde/Semiconducteur
Grille ou Gate G
Grille
Semiconducteur
Silicium dopé
substrat (bulk)
Métal/Oxyde/Semiconducteur
Le MOS est parfaitement symétrique et on appelle SOURCE (d'électrons) le coté le plus
négatif (le plus positif pour les PMos)
Le substrat est mis à la masse
(à V dd pour les PMos)
technologie 38
MOS: isolation par diode
Source et Drain dopés N
Substrat (dopé P )
Entre les zones ayant des électrons (-) libres et celle ayant un déficit
conductrice ou isolante ( à condition que les jonctions PN soient
correctement polarisées)
technologie 39
MOS: Effet d'un champs électrique
Grille
isolant
Champs vertical: porteurs attirées
Champs horizontal: vitesse
ou repoussées: changement de la
limitée par la mobilité
concentration
des porteurs
technologie 40
MOS: état bloqué
Grille
Bulk (substrat)
Si Vgs est inférieur àVt (tension de seuil dépendant du dopage et de l'épaisseur
d'oxyde) le transistor est bloqué
Sa conduction extrêmement faible est exploitée en micropuissance
technologie 41
MOS: état passant
Grille
Bulk (substrat)
Si Vgs est supérieur à Vt (tension de seuil) le transistor conduit
Les charges positives sont repoussées vers le bas et les charges
négatives (électrons) attirées vers le haut s'accumulent sous la grille.
Il y a inversion, et création d'un canal.
Si le champs augmente, la densité de charges augmente et la profondeur du canal
augmente également. Les charges disponibles croissent comme le carré du champs
technologie 42
MOS: état saturé
Vd augmente
Grille
Bulk (substrat)
Grille
d augmente trop alors Vgd devient inférieur àVt alors
le MOS se bloque du côté du drain. Plus Vd augmente, plus la
résistance du MOS augmente. Le courant reste alors constant.
On dit que le MOS sature.
technologie 43
MOS: état saturé
canal du transistor
La tension en S' contrôle le transistor par V
DS constant
technologie 44
Coupe d'un transistor
Un circuit intégré est une superposition de couches, semi-
conductrices, conductrices ou isolante
contacts
diffusion
métal (aluminium)
diffusion
substrat
substrat
technologie 45
Photogravure: exposition
Silicium
lumière ultra-violette
faisceau d'électrons
exposition
Alu évaporation
à travers un
condensation
SiO2 oxydation
préciptation
opaque
photosensible
Tournette
force centrifuge
pour tendre
évaporation solvant
cuisson
technologie 46
Photogravure: exposition
masque plein champs
photorépétition sur tranche
technologie 47
Photogravure: exposition
électrons
plaques
électrostatiques
balayage
objectif
petite série (prototype)
dispersion des électrons
technologie 48
Gravures des zones non masquées
Résine négative
Résine positive
(durcie par U.V.)
(décomposée par U.V.)
développement et
dissolution de la résine
gravure chimique des
zones non protégées
le reste de la résine est
dissout et le circuit est
technologie 49
Fabrication d'un transistor
grille
longueur dessinée
gravure
implantation
diffusion
implantation
silicium
longueur effective
polycristallin
recuit
débordement
technologie 50
Transistor fabriqué
(longueur L)
isolant de grille
épaisseur e
source
substrat
grille
source
(longueur L)
Jonction PN ou Diode
substrat
substrat
technologie 51
dopage du substrat P
champs électrique
Longueur de canal L
Largeur de canal W
Taille des fils
Dopage substrat
Puissance totale dissipée
technologie 52
Augmentation du délai
Diminution de la puissance
électromigration
électrons chauds
saturation de la vitesse des porteurs
augmentation de la résistance
diminution de la mobilité
technologie 53
Transistors complémentaires fabriqués
sur le même substrat
grille
grille
Puits ou caisson
crée pour permettre
la fabrication d'un
transistor P sur un
substrat initial P
profond
technologie 54
Etapes de fabrication (1)
découpe dans l'oxyde
Verre (quartz)
oxyde de chrome
masque
masque dessiné par le concepteur
technologie 55
Etapes de fabrication (2)
mise en place de la grille
masque dessiné par le concepteur
masque
grille
technologie 56
Etapes de fabrication (3)
concepteur implantation de phosphore ou arsenic dans le substrat
Indépendant du
grille
diffusion N
substrat
Ions d'ARSENIC ou PHOSPHORE pour la diffusion N et de BORE pour P
La grille et l'oxyde épais servent de masque
technologie 57
Etapes de fabrication (4)
Grille ( soulevée pour
voir le canal )
grille
connexion conditionnelle
entre diffusion 1 et 2
diffusion 1
( équipotentielle)
diffusion 2
Substrat ( équipotentielle )
diffusion
Le transistor est parfaitement aligné avec
sa grille (technologie autoalignée)
technologie 58
Connexions de transistors
connexion en poly
schéma électrique équivalent
transistor N
connexion en diffusion
grille
Remarque: on construit simultanément les connexions
de bas niveau (poly et diff) et les transistors
technologie 59
Trois vues de 2 transistors
(bas niveau)
Electrique
Dessin des masques
technologie 60
Oxyde mince
Photolithographie
des zones actives
Croissance de
l'oxyde épais
Implantation
(ajustement seuils)
Photolithographie
du polysilicium
Implantation
A la fin de ces opérations
les transistors sont définis.
Il reste à les interconnecter
technologie 61
Dépôt puis gravure
de l'oxyde épais
Dépôt puis gravure
des connexions
en aluminium
Dépôt d'oxyde, gravure
dépôt d'aluminium, gravure
des autres niveaux
d'interconnexion
technologie 62
Réduction des dimensions
dessiné
technologie 63
Coût d'une Puce
C tranche
- motif test
Rdm tranche
Coût de fabrication d'un circuit (puce)
C process
Part du process dans le coût total
C tranche
Coût de fabrication d'une tranche
Surface de la puce
Nombre de puces bonnes rapporté au total
Nombre de tranches bonnes rapporté au total
technologie 64
Interconnexions
(technologies à 2 niveaux de métal)
Le via et le contact ne peuvent être superposés
Contacts
polycristallin
connexion
d'équipotentielles
diffusions
technologie 65
Règles de dessin des masques ECPD15
contact (métal 1/poly, métal1/diff)
Via (métal1/métal2)
contacts
implantations
diffusion
polycristallin
métal 1 et métal 2
distance via à bord poly
transistor
Valeurs minimum
sauf taille de
contacts et des
technologie 66
Règles de dessin des masques ECPD10
contact (métal 1/poly, métal1/diff)
contacts
Via (métal1/métal2)
implantations
diffusion
polycristallin
métal 1 et métal 2
distance via à bord poly
contact ou via
transistor
Valeurs minimum
sauf taille des
contacts et des
technologie 67
Règles de dessin des masques ECPD07
contact (métal 1/poly, métal1/diff)
contacts
Via (métal1/métal2)
implantations
diffusion
polycristallin
métal 1 et métal 2
distance via à bord poly
transistor
Valeurs minimum
sauf taille des
contacts et des
technologie 68
Implantations
contacts
diffusion
polycristallin
contacts
transistor
Distance implantation
Valeurs minimum sauf taille
technologie 69
diffusion
polycristallin
technologie 70